May 18th, 2026

今日记录 public:: true

昨晚睡前刷到些好东西
- 有人预测今天有火烧云
- 知乎两篇与simd、寄存器调度相关的
  - 你说你不会尴尬的笑？你会你会，因为如果你是C++委员会整出了编译慢 10 倍，运行慢 2.4 倍的SIMD库，你还要笑，都很尴尬 - 最后的绅士的文章 - 知乎 ↗
    
    C++ SIMD进度慢因而成为鸡肋，不如自动向量化etc
    
    唯一相对成功的是Intel的DSL ISPC，其他途径
    
    抽象SIMD是几乎不可能完成的任务
    
    ffmpeg等项目中丰富的复杂手写simd操作
  - 如何在LLVM的后寄存器分配阶段实现寄存器bank冲突感知和指令冒险感知的指令调度算法？ - 流霞祭司曌鹓鶵的回答 - 知乎 ↗
    
    为何NPU等难fuzz/验证/无洞挖，因为其硬件部分甚至根本不考虑指令调度，而全靠软件cover，因此必须软硬栈一体地挖测
    
    传统乱序核的问题包括投机、精确异常、动态 wakeup/select、跨多类执行单元的延迟完成顺序，以及复杂的提交语义我们都不需要考虑。
    
    硬件或 ABI 可以采用 swizzle，使相邻 architectural VR 不再简单落到同一物理 bank。例如：v8 -> Bank 0v9 -> Bank 1v10 -> Bank 1v11 -> Bank 0在这个映射下，v8.m2 覆盖 v8,v9，v10.m2 覆盖 v10,v11。如果按 beat 读取，v8.m2 的两个 beat 可以分散到 Bank 0/1，v10.m2 也可以分散到 Bank 1/0；两个 M2 operand 在读端可以做到 beat-wise bank-free。
GitHub - TatsuProject/rvgen: Pure-Python RISC-V instruction generator with built-in functional coverage, auto-regression, and CI-ready dashboards. · GitHub ↗ 都啥来历，突然出现这么个开源的rvtestgen项目
- blockchain+ai+modular chip，概念太齐全了
- Fix core hang: raise illegal-instruction trap for rejected vector instructions by LogicX-Tatsu · Pull Request #71 · google-coral/coralnpu · GitHub ↗ 但是这位确实报了coral的唯一一个bug pr？
  
  Illegal vector instructions (constraint violations like register misalignment, overlap, etc.) cause a permanent core deadlock.
vibe项目管理不好的其中一个方面在于文件排布、脚本复用 collapsed:: true
- 容易兜圈子
中午出门左右想到了啥但转眼又忘了…
5.23湖里又有音乐会，国科乐团声之形，真好啊，这才是学校的感觉
太太太神奇了，下午刷到wyl的朋友圈，看着就很眼熟，搜了图里有海渤湾发电厂，果真是拉僧庙 collapsed:: true
- 太巧了，这种小众的地方都能在朋友圈看到！
- 摄影&天气都太好了 collapsed:: true
- 啥时去的，国企生活这么好么
颐和园小烧 collapsed:: true
- 吃到18:25还剩几口面，匆忙出发骑的飞快，18:50前就到了
- 依然是北侧人多，然而我喜欢南侧的玉峰塔影，走到接近如意门折返回去，最后还是再十七孔桥北拍了会儿
- 19:48出新建宫门，回头看见一架客机低空转弯通过，应该是西郊机场起飞的 collapsed:: true
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  - 这时候很多骑行者也从西边回来
- 路上还看到中关村会议中心在搭建昇腾开发者大会KADC2026的场地
每当感觉任务压力大/实验踩坑多/望不到跑完，想想3年前的内核赛吧~ collapsed:: true
- 4-7月能搓& debug 几千行内核，难道还vibe不出xxx